著消費(fèi)電子設(shè)備尺寸的不斷減小和復(fù)雜性的增加，強(qiáng)烈要求將越來越多的功能集成到單個(gè)芯片上。進(jìn)行這種集成的原因很多。電路板設(shè)計(jì)變得更簡(jiǎn)單，需要放置的設(shè)備更少，布線的互連更少。
在純數(shù)字環(huán)境中，集成以驚人的速度發(fā)展。在過去的十年中，數(shù)字集成已從根本上改變了DVD播放器，AVR和MP3播放器等消費(fèi)類電子產(chǎn)品的系統(tǒng)設(shè)計(jì)。消費(fèi)者已經(jīng)重復(fù)了更快，更便宜和更小的消費(fèi)電子設(shè)備的好處。當(dāng)人們?cè)噲D合并信號(hào)路徑的模擬和數(shù)字部分時(shí)，這種集成路徑變得更加困難。在許多消費(fèi)電子應(yīng)用中，大型數(shù)字片上系統(tǒng)（SoC）IC已開始包含此模擬功能。這里的挑戰(zhàn)是極端的。盡管進(jìn)行了許多工藝改進(jìn)，例如深n阱技術(shù)，該技術(shù)將模擬電路與數(shù)字核隔離開來，設(shè)計(jì)人員  終試圖將高性能模擬轉(zhuǎn)換器與快速且嘈雜的數(shù)字信號(hào)處理器（DSP）放置在同一基板上。迄今為止，很少有設(shè)備能夠?qū)⑵湔嬲母咝阅苻D(zhuǎn)換器和高速DSP推向市場(chǎng)。為了解決這一挑戰(zhàn)，有必要研究對(duì)芯片上數(shù)字電路的干擾較不敏感的新型轉(zhuǎn)換器架構(gòu)。
傳統(tǒng)的開關(guān)電容架構(gòu)
大多數(shù)現(xiàn)代音頻轉(zhuǎn)換器都采用開關(guān)電容架構(gòu)。圖1給出了簡(jiǎn)化的開關(guān)電容式模數(shù)轉(zhuǎn)換器（ADC）的框圖。
   

開關(guān)電容器DAC的架構(gòu)相似，盡管隨后的討論將重點(diǎn)放在ADC上，但分析也適用于DAC。在ADC中，將輸入音頻信號(hào)采樣到采樣電容器tex_C_ {s} [/ tex]，然后傳輸?shù)椒e分電容器tex（C_ {i}）[/ tex]。使用兩相時(shí)鐘，其中輸入在phi1上采樣，并與phi2上的反饋信號(hào)±Vref一起傳輸?shù)椒e分電容器。該架構(gòu)的關(guān)鍵時(shí)間是phi1開關(guān)斷開，而phi2開關(guān)閉合。這是采樣輸入信號(hào)并將其提供給積分器的時(shí)間點(diǎn)。輸入或地面上的任何噪聲都將被采樣并出現(xiàn)在ADC輸出中。轉(zhuǎn)換器設(shè)計(jì)中的一種常用技術(shù)是對(duì)數(shù)字時(shí)鐘計(jì)時(shí)，以使其在采樣事件之后發(fā)生。

數(shù)字時(shí)鐘的邊緣將始終將與信號(hào)相關(guān)的噪聲注入到基板中，該基板將找到通往參考節(jié)點(diǎn)或采樣電容器接地節(jié)點(diǎn)的路徑。只要在采樣事件之后發(fā)生數(shù)字邊沿，就不會(huì)在ADC輸入端采樣到任何噪聲。
在獨(dú)立轉(zhuǎn)換器中，這種噪聲管理易于實(shí)現(xiàn)。所有時(shí)鐘通常都來自單一來源，因此確保模擬和數(shù)字時(shí)鐘之間的時(shí)序關(guān)系非常簡(jiǎn)單。即使數(shù)字時(shí)鐘比模擬時(shí)鐘快，也很容易找到安全區(qū)域來放置這些數(shù)字邊沿。在一個(gè)復(fù)雜的DSP上，異步數(shù)字內(nèi)核的運(yùn)行速度可能比轉(zhuǎn)換器要快得多，這個(gè)問題要困難得多。圖3顯示了問題的性質(zhì)。

 無法保證采樣事件的安全時(shí)間。在某些解決方案中，DSP只是停頓了多個(gè)周期以創(chuàng)建一個(gè)安全的采樣事件，如圖3中的陰影框所示。這可以有效地消除DSP與轉(zhuǎn)換器之間的耦合，但這樣做的代價(jià)是MIPS。假設(shè)典型的6.144 MHz轉(zhuǎn)換器時(shí)鐘和98.3 MHz DSP時(shí)鐘（轉(zhuǎn)換器時(shí)鐘的16倍）。如果選擇使處理器停頓3個(gè)時(shí)鐘，以確保采樣事件周圍有一定余量，那么這將消耗芯片處理能力的近20％。